晶振负载电容匹配
晶振负载电容匹配计算器。输入晶振标称负载电容 CL 与电路杂散电容，计算所需外接匹配电容值，确保晶振稳定起振并工作在标称频率，适合时钟电路调试。
Capacitance
计算公式
当 C₁=C₂=C 时：C_L = C ÷ 2 + C_s，故 C = 2 × (C_L − C_s)
Capacitance
输入晶振负载电容CL与杂散电容，计算匹配电容值
💡 当C1=C2=C时：CL = C÷2 + Cs，故 C = 2×(CL − Cs)
⚠️ 使用说明与注意事项
- 杂散电容含引脚与走线寄生，约3~7pF
- C1与C2通常取相等
- 匹配不当会导致晶振频率偏移或不起振
🕘 最近计算
暂无计算记录
📚 深度解析：晶振负载电容匹配
💡 常见使用场景
- MCU 时钟：8MHz 晶振 CL=20pF、CS=5pF → C1=C2=30pF（取标准 27pF 或 33pF）。
- 实时钟 RTC：32.768kHz 晶振 CL=12.5pF → C1=C2≈15pF。
- 蓝牙模块：26MHz 晶振 CL=10pF → C1=C2≈10pF。
- 以太网 PHY：25MHz CL=16pF → C1=C2≈22pF。
8MHz CL=20pF CS=5pF
C1=C2=2×(20-5)=30pF；取标准 27pF（向下偏容让晶振偏频向上偏移微调）或 33pF。
❓ 常见问题（FAQ）
- CS 怎么估？
- PCB 走线+引脚+IC 内部电容；通常 2~8pF，CL 已知时按数据手册推荐。本工具为电子电路基础辅助计算，结果仅供电路设计与教学参考，不替代正式 PCB 设计、电磁兼容与产品可靠性要求。
- 电容偏差对频偏影响？
- 负载电容偏 1pF 引起几 ppm 频偏；高精度 RTC 需 ±5% 匹配电容。本工具为电子电路基础辅助计算，结果仅供电路设计与教学参考，不替代正式 PCB 设计、电磁兼容与产品可靠性要求。
- 起振困难的可能原因？
- 电容偏大、ESR 过高、晶振负载电容不匹配、负阻不够；查应用笔记。本工具为电子电路基础辅助计算，结果仅供电路设计与教学参考，不替代正式 PCB 设计、电磁兼容与产品可靠性要求。
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工具简介
晶振负载电容匹配计算工具根据晶振标称负载电容CL与电路杂散电容，计算所需的外接匹配电容值，确保晶振稳定起振并工作在标称频率。
功能特点
- 匹配电容自动计算
- 推荐标准容值
- 杂散电容可调
- 支持历史记录
使用场景
- 单片机晶振电路设计
- 晶振不起振排查
- 频率精度校准
- PCB布局评估